ファイル階層

AZPR_RTL トップディレクトリ
┣ top トップモジュール
┃ ┣ include インクルードファイル
┃ ┃ ┣ global_config.h 全体設定
┃ ┃ ┣ nettype.h デフォルトネットタイプの指定
┃ ┃ ┗ stddef.h 共通のマクロ
┃ ┣ lib ライブラリファイル
┃ ┃ ┣ x_s3e_dcm.v ザイリンクスDigital Clock Manager
┃ ┃ ┣ x_s3e_dpram.v ザイリンクスメモリマクロ デュアルポートRAM
┃ ┃ ┗ x_s3e_sprom.v ザイリンクスメモリマクロ シングルポートROM
┃ ┣ rtl RTLファイル
┃ ┃ ┣ chip.v SoCトップモジュール
┃ ┃ ┣ chip_top.v トップモジュール
┃ ┃ ┗ clk_gen.v クロック生成モジュール
┃ ┗ test テストファイル
┃   ┣ chip_top_test.v テストベンチ
┃   ┣ sim.cmd シミュレーション用バッチファイル
┃   ┗ test.dat テストプログラム
┣ cpu CPU
┃ ┣ include インクルードファイル
┃ ┃ ┣ cpu.h CPUヘッダ
┃ ┃ ┣ isa.h 命令セットアーキテクチャ
┃ ┃ ┗ spm.h スクラッチパッドメモリヘッダ
┃ ┗ rtl RTLファイル
┃   ┣ alu.v 算術論理演算ユニット
┃   ┣ bus_if.v バスインタフェース
┃   ┣ cpu.v CPUトップモジュール
┃   ┣ ctrl.v CPU制御ユニット
┃   ┣ decoder.v 命令デコーダ
┃   ┣ ex_reg.v EX/MEMパイプラインレジスタ
┃   ┣ ex_stage.v EXステージ
┃   ┣ gpr.v 汎用レジスタ
┃   ┣ id_reg.v ID/EXパイプラインレジスタ
┃   ┣ id_stage.v IDステージ
┃   ┣ if_reg.v IF/IDパイプラインレジスタ
┃   ┣ if_stage.v IFステージ
┃   ┣ mem_ctrl.v メモリアクセス制御ユニット
┃   ┣ mem_reg.v MEM/WBパイプラインレジスタ
┃   ┣ mem_stage.v MEMステージ
┃   ┗ spm.v スクラッチパッドメモリ
┣ bus バス
┃ ┣ include インクルードファイル
┃ ┃ ┗ bus.v バスヘッダ
┃ ┗ rtl RTLファイル
┃   ┣ bus.v バストップモジュール
┃   ┣ bus_addr_dec.v アドレスデコーダ
┃   ┣ bus_arbiter.v バスアービタ
┃   ┣ bus_master_mux.v バスマスタマルチプレクサ
┃   ┗ bus_slave_mux.v バススレーブマルチプレクサ
┗ io I/O
  ┣ gpio GPIO
  ┃ ┣ include インクルードファイル
  ┃ ┃ ┗ gpio.h GPIOヘッダ
  ┃ ┗ rtl RTLファイル
  ┃   ┗ gpio.v GPIO
  ┣ rom Read Only Memory
  ┃ ┣ include インクルードファイル
  ┃ ┃ ┗ rom.h ROMヘッダ
  ┃ ┗ rtl RTLファイル
  ┃   ┗ rom.v ROM
  ┣ timer タイマ
  ┃ ┣ include インクルードファイル
  ┃ ┃ ┗ timer.h タイマヘッダ
  ┃ ┗ rtl RTLファイル
  ┃   ┗timer.v タイマ
  ┗ uart UART
    ┣ include インクルードファイル
    ┃ ┗ uart.h UARTヘッダ
    ┗ rtl RTLファイル
      ┣ uart.v UARTトップモジュール
      ┣ uart_ctrl.v UART制御モジュール
      ┣ uart_rx.v UART受信モジュール
      ┗ uart_tx.v UART送信モジュール