モジュール階層

chip_top トップモジュール
┣ clk_gen クロック生成モジュール
┃ ┗ x_s3e_dcm ザイリンクスDigital Clock Manager
┗ chip SoCトップモジュール
  ┣ cpu CPUトップモジュール
  ┃ ┣ if_stage IFステージ
  ┃ ┃ ┣ bus_if バスインタフェース
  ┃ ┃ ┗ if_reg IF/IDパイプラインレジスタ
  ┃ ┣ id_stage IDステージ
  ┃ ┃ ┣ decoder 命令デコーダ
  ┃ ┃ ┗ id_reg ID/EXパイプラインレジスタ
  ┃ ┣ ex_stage EXステージ
  ┃ ┃ ┣ alu 算術論理演算ユニット
  ┃ ┃ ┗ ex_reg EX/MEMパイプラインレジスタ
  ┃ ┣ mem_stage MEMステージ
  ┃ ┃ ┣ bus_if バスインタフェース
  ┃ ┃ ┣ mem_ctrl メモリアクセス制御ユニット
  ┃ ┃ ┗ mem_reg MEM/WBパイプラインレジスタ
  ┃ ┣ ctrl CPU制御ユニット
  ┃ ┣ gpr 汎用レジスタ
  ┃ ┗ spm スクラッチパッドメモリ
  ┃   ┗ x_dp_ram_x32 ザイリンクスメモリマクロ デュアルポートRAM
  ┣ rom ROM
  ┃ ┗ x_sp_rom_x32 ザイリンクスメモリマクロ シングルポートROM
  ┣ timer タイマ
  ┣ uart UARTトップモジュール
  ┃ ┣ uart_tx UART送信モジュール
  ┃ ┣ uart_rx UART受信モジュール
  ┃ ┗ uart_ctrl UART制御モジュール
  ┣ gpio GPIO
  ┗ bus バストップモジュール
    ┣ bus_addr_dec アドレスデコーダ
    ┣ bus_arbiter バスアービタ
    ┣ bus_master_mux バスマスタマルチプレクサ
    ┗ bus_slave_mux バススレーブマルチプレクサ