CPU自作入門 ～HDLによる論理設計・基板製作・プログラミング～
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ダウンロードについて
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ご注意ください
ダウンロードされたファイルについて，万一障害が発生し，その結果いかなる損害が生じたとしても，小社および著者は責任を負いかねます。必ずご自身の判断と責任においてご利用ください。
再配布ついて
ダウンロードしたオリジナルのファイル，それらを改編したもの，ともに再配布する場合は無保証であることと，著作者を明記したうえでの再配布を可能といたします。なお，商用利用は不可とさせていただきます。
以上のことをご確認，ご了承の上，データをご利用願います。
- 【第1章】
- 仕様書：AZPR_datasheet_1.01.pdf
- RTL：AZPR_RTL.zip
- モジュール階層表
- ファイル階層表
※2012年10月23日付けで，【第1章】の仕様書を差し替えました。それ以前にダウンロードされた方は，お手数ですが再度ダウンロードしていただきますよう，お願いいたします。
- 【第2章】
- FPGA基板のEagleデータ：AZPR_FPGA.zip
- 電源基板のEagleデータ：AZPR_POW.zip
- AZPR EvBoardの部品ライブラリ：lib.zip
- Eagleファイルの使用方法
- FPGA基板の3D表示：AZPR_3D.zip（2012年11月28日付けで追加）
- 【第3章】
- ソースコード：Sample_Program.zip
- アセンブラ：azprasm.zip
- UrJTAGの設定ファイル：UrJTAG_Setting.zip
- ダイアグプログラムのbit, mcs, svfファイル：AZRP_EvBoard_Diag.zip
- 制約ファイル：AZPR_EvBoard.ucf（2013年5月15日付けで追加）
- 【お試し版PDFファイル】
- お試し版PDFファイル：978-4-7741-5381-0-otamesiban.pdf（2017年11月27日付けで追加）
補足情報
ソフトのバージョンアップによる齟齬をきたした部分
P.76
- Icarus Verilogによるコンパイルコマンド
最新版のIcarus Verilogでは、オプションを最初に記述して、ソースコードとテストベンチは最後に指定する必要があります。
※本書に記載されているバージョン（ver.0.9.5）ではこの問題は起きません。
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お詫びと訂正（正誤表）
本書の以下の部分に誤りがありました。ここに訂正するとともに，ご迷惑をおかけしたことを深くお詫び申し上げます。
（2013年9月2日更新）
P.30 2～3行目
| 誤 | 「8進数では0から8で数値を表現します。」 |
|---|---|
| 正 | 「8進数では0から7で数値を表現します。」 |
P.46 図1-38の【例】
| 誤 | 6'd111100 |
|---|---|
| 正 | 6'b111100 |
P.84 図1-76の【アドレスとメモリの対応】
| 誤 |
|
|---|---|
| 正 |
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※クリックすると，画像を大きく表示できます。
P.112 上から3行目
| 誤 | MEMステージで実行さるため、 |
|---|---|
| 正 | MEMステージで実行するため、 |
P.403 上から8行目
| 誤 | 「AZPR_EvBoartd.ucf」 |
|---|---|
| 正 | 「AZPR_EvBoard.ucf」 |
P.403 合成オプションについて
ISEの論理合成時に面積重視のオプションを選択する必要がありましたが，必要な記載が漏れておりました。
「ISE Project Navigator」ウィンドウの左下にある「Synthesize」を右クリックし，「Process Properties」を選択します。
「Process Properties」ダイアログの「-opt_mode」の値を「Area」に変更してください。
その後は書籍の手順通り進めてください。
書籍の手順に沿ってFPGAにXC3S250Eを使用してAZPR EvBoardを製作された場合には，上記の手順が必要です。
なお，市販されているAZPR EvBoardに搭載されているFPGAはXC3S500Eで，充分な論理ブロックがあるため，上記の手順は不要です。
P.451 表3-10 ASCIIコード表
10進の「41」，「64」，「97」が飛んでおり，10進と16進，文字の対応がずれてしまっております。
修正した表を掲載いたしますので，こちらをご参照ください。